Verilog-AMS je derivát jazyka popisu hardwaru Verilog . Zahrnuje rozšíření analogových a smíšených signálů (AMS) k definování chování systémů analogových a smíšených signálů.
Standard Verilog-AMS byl představen s úmyslem umožnit konstruktérům analogových a smíšených signálních systémů a integrovaných obvodů, aby mohli vytvářet a používat moduly, které zapouzdřují popisy chování na vysoké úrovni i strukturální popisy systémů a komponent
Verilog-AMS definuje průmyslově standardizovaný modelovací jazyk pro obvody smíšeného signálu . Poskytuje sémantiku modelování kontinuálního času i událostí. Je proto vhodný pro analogové, digitální a smíšené obvody.
Je důležité si uvědomit, že Verilog není programovací jazyk. Jedná se o jazyk popisu hardwaru.
Odpor mohou být popsány v Verilog-AMS následujícím způsobem:
// Ideal resistance `include "disciplines.vams" module resistor (p, n); parameter real r=0; // resistance (Ohms) inout p, n; electrical p, n; analog V(p,n) <+ r * I(p,n); endmodule
Ideální přepínač lze popsat ve Verilog-AMS následovně: